vhdl prakticky
V tomto příspěvku popíšu základní stukturu vhdl
ieee. std-logic 1164 ALL;
entity is counter
port(
end counter;
Behaveoural architecture
begin
end
end of Behaveoural architecture
a nyní slíbený popis základní struktury
iee std-logic znamená: iee je knihovna,která slouží pro připojení všeho a aby to potom správně všechno fungovalo.std-logic znamená: Jednoduché datové typy jsou definovány svým identifikátorem a typem v deklarařní oblasti. Pro tyto typy jsou dfinovány relace rovnost dvou hodnot a dále relace větší menší.1164 jsem zde npsal protože,když se zakládá projekt tak se ktomu využívá 64 bitový modul a to ALL je tam protože software využije všechny bity.Následovně,když se definují porty musíme nastavit MSB neboli:the most significant bit: nejvýznamější bit tam napšíšeme tře číslo 7 a je to zde proto že pak stím budeme ještě pracovat v různých příkazech projektů
entity znamená:chápejme to,jako rozhraní celého našeho projektu a proto,když založime nový projekt tak právě v entity bude napsaný název našeho projektu a již v tomto průvodci,který nám pomůže založit nový projekt a nastavit porty tak už zde je napsané 1164 ALL což právě znamená,že náš projekt bude využávat 64 bitový modul.Port je zde napsané proto že budeme využívat vstupní a výstupní porty,nebo můžou být obojetnné otevřená závorka tam bude vždy. u tohoto elementu port.
Behaveoural architecture je to:architektura chování to znamená co má virtuální krabice dělat..Behaveoural architecture má vazbu na entity a budou zde napsany naše vstupní a výstupní proty názvy našich portů které jsme pojmenovaly při zákládání projektu. Bute tam také napsané jestli určitý port je vstupní,nebo výstupní
elemet begin je záčátek
end konec
architekturu chování zakončíme
to znamená:vstupní vypadá takto:int-stdlogic
výstupní následovně:out std-logic
a nebo může být obojetný a ten bude vypadat takto:intputoutput sd-logic jinak std-logic je standart logic.
architekturu chování zakončíme
end of Behaveoural architecture
Návod je z programu ISE WEBPACK
odkaz ke tažení Ise Webpack zdarma
http://thepiratebay.se/torrent/8539007/Xilinx_ISE_Design_Suite_14.5
ještě jeden odkaz s videem jak stáhnout a na instalovat vývojové prostředí Ise Webpack
https://www.youtube.com/watch?v=tn8lkw03Nec
pro stažení je nutné se zaregistrovat na stránku:
http://www.xilinx.com/ a dále postupujte podle video návodu
potom zde ještě dám první návrh v tomto vývojovém prostředí
http://uloz.to/xLzH3HjJ/multiplexer-rar
http://uloz.to/xuoMBBFm/andgate-rar
http://ulozto.cz/xRcUHkKp/gates-rar
vhdl projekt gates přiřazení metod k portům
VHDL projekt ledka
http://ulozto.cz/xnAh99JM/led-rar
VHDL led Blikátko
http://ulozto.cz/xYfFDBfL/blikatko-rar
VHDL čítač
http://uloz.to/xfDKVJYX/counter-rar
Ledka trošku jinak
http://uloz.to/xTcCTnuP/lightled-rar
klopný obvod
http://uloz.to/xoBFpkzx/dflipflop-rar
VHDL Registr
http://ulozto.cz/xb4ESidj/registr-rar
VHDL Dvě vstupní brány s použitím logického součinu
http://uloz.to/xtD65jFt/dvevstupnibranyspouzitimlogickehosoucinu-rar
Komparátor
http://uloz.to/xKojLhdj/komparator-rar
Multiplexer jinak
http://uloz.to/x2v5Bjkr/multiplexerjinak-rar
Použití logické funkce nand nebo-li negovaného logického součinu
http://uloz.to/xm5PvFzx/pouzitifunkcenand-rar
Použití negovaného logickéhou součtu
http://uloz.to/xERtQaEG/pouzitifunkcenor-rar
V tomto projektu se jedná o použití znegované logické funkce xor,neboli tvz. logického součtu do kterého je zapracována ještě jedna negace
http://uloz.to/xrSSpD87/pouzitilogickefunkcexnor-rar
http://uloz.to/xQyEaMDi/ram-rar
Paměť RAM
http://ulozto.cz/xtqzZLFt/automatnacokoladu-rar
Automat na čokoládu
http://uloz.to/xcYJkpCz/ledprepinac-rar
Led přepínač
http://uloz.to/xCzMGLDP/odcitac-rar
Odčítač